过去12个月，CMOS制造经历了重大转型。那些在20年前甚至10年前被资深开发者视为“实验性”的制造工艺，如今已接近实现全新的商业应用。这些突破不仅补充了行业创新者因CMOS制造工艺进步而已展示的应用，还带来了更多可能性。

在当前开发的众多制造工艺中，3D堆叠促使系统开发者、制造商和终端用户重新思考CMOS图像传感器技术的可能性。“芯片上的摄像机”、“芯片上的光学网络”，甚至“芯片上的神经网络”如今已成为讨论话题，问题不再是“是否”，而是“何时”进入商业市场。

差异化应用浪潮要求提升单项功能和整体系统性能，尤其是成像器。涵盖AI和工业视觉的应用正在推动对3D堆叠CMOS架构的需求。

随着这些可能性即将到来，作为一种赋能技术，3D堆叠CMOS为系统带来了显著优势。通常，采用堆叠CMOS的系统可以同时提供多种优势，包括系统微型化、更高响应度、更快成像速度且低功耗、更高效的高动态范围（HDR）技术以及运动伪影的减少。对于AI应用和嵌入式系统而言，混合工艺的可能性尤为重要。

与许多新兴技术不同，3D堆叠传感器将使新解决方案比它们所取代的方案更具成本效益。

行业市场正在关注这种思维转变。Yole Group去年夏季预测，在经历艰难的2023年后，CMOS图像传感器市场将恢复稳定增长，到2028年达到290亿美元。推动这一增长的关键因素将是更多细分、差异化应用，通过提升单项功能和整体性能创造竞争优势。

预测还提到，众多行业都需要成像技术。AI、3D手势和人脸识别、服务型无人机和机器人、空间导航等领域充满成像需求。包括光谱学、生物医学成像、超分辨率显微镜、近红外断层扫描、鬼成像以及量子通信和加密在内的先进科学应用也将因成像驱动而增长。

对于成像行业而言，3D堆叠CMOS技术有望定义未来产品线。目前，Teledyne Imaging开发的几乎每款CMOS图像传感器都是3D堆叠的。很快，这项技术似乎将成为传感器行业的事实标准，推动新的增长水平。

CMOS的颠覆

多年来，CMOS图像传感器采用前照式设计。用于控制像素阵列及其布线的逻辑元件围绕像素的光敏区域，使其位于“金属隧道”底部，降低了视场和灵敏度。尽管与传统CCD传感器相比存在性能劣势，但CMOS在速度、成本、功耗以及在传感器芯片上添加功能的能力等方面简化了摄像机设计，逐渐取代CCD应用。

背照式（BSI）传感器设计连接了传统CMOS与初始堆叠CMOS迭代，堆叠设计为工业、生物医学等应用带来额外优势。

虽然堆叠CMOS是相对较新的进步，但其技术路线图源于背照式（BSI）传感器设计的引入。BSI的开发使设计者能够将像素阵列的控制和电源线直接置于光敏层后方，从而自动提高灵敏度，为3D堆叠技术打开大门。

在提高灵敏度之外

将新功能集成到感光层下方带来了诸多优势，包括更快的控制和读出速度、更小的尺寸、更低的功耗，因为这些功能采用比像素阵列更先进的工艺制造。

BSI设计的兴起也强化了对CMOS传感器架构其他方面的关注。设计者更加重视整体形状和紧凑组件。对于传统单层CMOS传感器而言，在某些应用中，像素阵列并非占据主要面积，例如需要每秒捕获数百张全分辨率图像，或需要大量片上图像后处理的应用。在这些情况下，辅助像素阵列的逻辑电路和其他组件可能占据与阵列相当的面积。采用堆叠设计后，这些电路被移至下方，晶圆尺寸通常由像素阵列决定。

在像素层下方增加更多电路，为终端用户提升传感器性能提供了多种途径（上图）。在芯片中增加并行性也成为可能。底层增加的电路节点（如存储或逻辑）可比像素内存更小，从而实现像素优化并带来新的HDR技术潜力。

因此，直接机会在于成本节约，尤其是在大批量生产中，因为设计者可以在晶圆上放置更多芯片。这通常使3D堆叠器件的成本与等效单层版本相同或更低，同时具备更先进的功能。

尺寸与形状

对于Teledyne而言，机会在于工业、科学和生物医学应用的传感器设计。

例如

将原始2D传感器（晶圆尺寸16.7×16.7 mm，像素阵列仅占29%面积）改为堆叠设计后，组件保持相同传感器规格，但尺寸缩小至16.7×7.5 mm，像素覆盖率提升至70%。这一新尺寸意味着晶圆上可放置更多芯片，整体生产成本降低30%至40%。

另一案例

另一案例涉及用于科学医疗应用的高分辨率高速传感器。该客户的BSI传感器采用更厚的外延层以捕获更多红外光子，并集成条件监测端口以5 Gbps输出数据。采用堆叠设计后，该传感器尺寸减半，功耗仅为传统2D传感器的一半至四分之一。

更小的堆叠传感器还带来更多机会

例如，内窥镜用3D堆叠传感器可实现高灵敏度和小尺寸，满足>100 fps高分辨率像素阵列需求，功耗仅40 mW，而传统值为30 fps和1 W。除医疗应用外，满足这些参数的内窥镜也用于工业无损检测或其他需进入狭小空间的现场测试。

另一端，多个传感器几乎可无缝拼接，形成更大的阵列用于科学或X射线应用。非矩形形状也成为可能，如六边形或八边形传感器，适用于需最大化表面积的设备（如内窥镜）。此外，采用这些非常规形状拼接传感器形成大型曲面感光面，可能改变AR和VR应用的成像形态。

成像性能的机遇

在设计阶段将更多电路置于像素层下方，可提升传感器性能。像素可拥有多个存储节点，使传感器更快、更灵敏且噪声更低。这些节点也可比像素内存更小，从而实现更小像素并启用新的HDR技术，快速捕获并合成多次采样，或减少3D飞行时间（ToF）成像中的运动伪影。

通过在像素层下方增加更多电路，还可提高芯片并行性。对于HDR、高信噪比等成像方法，用户可将每个像素输出分配至多个通道并并行处理。多通道读出可缓解BSI设计中模拟-数字转换器列引入的数据瓶颈。多采样读出设计可降低噪声，冗余电路的增加也能提升芯片整体可靠性。这在无法轻易访问或更换设备的恶劣环境中尤为关键——从跨越太阳系的卫星任务到全球安全操作。采用多信号通道的超高速响应像素，使设计高度时间分辨的CMOS成像系统成为可能，适用于自动驾驶、机器人引导、安防监控和人机交互等实时ToF应用。

芯片上的奇迹

传统CMOS设计的挑战在于无法在与CMOS成像器相同的工艺节点上构建额外逻辑或功能。堆叠传感器突破了这一限制，允许设计者添加采用更先进工艺节点的逻辑层，并最终在堆叠中集成传统CMOS工艺无法实现的功能。这些功能包括逻辑层中的更多金属层（最多8层，而图像传感器通常仅允许4层）、静态存储器、双扩散MOS或金属-绝缘体-金属电容器（可提升整体性能）、像素操作、原始数据处理和信息输出。

基于CMOS的高时间分辨成像系统，采用3D堆叠传感器，支持实时ToF应用，包括自动驾驶、机器人引导和安防监控。

这些由3D堆叠CMOS架构实现的功能，正鼓励制造商在设计原则上探索更深层次。“智能”传感器设计是堆叠CMOS的备受期待迭代，因为传感器可根据特定甚至细分应用需求进行定制。

AI预处理是备受关注的领域。尽管数据吞吐量常成为处理成像信息的神经网络的瓶颈，但预处理器需要先进、高性能的CMOS工艺节点，其操作优势毋庸置疑。3D堆叠传感器为用户提供专用逻辑层，采用应用所需的CMOS工艺节点，且该工艺节点可与用于像素阵列的CMOS成像工艺不同。

如今，设计师和工程师常使用堆叠内预处理器将每秒必须传输的高分辨率原始帧从数兆字节压缩至仅几字节。具备超高帧率、单帧HDR和AI算法数字预处理功能的高度紧凑传感器已不再遥不可及。

这些多工艺堆叠也在光学计算和数据通信中引起共鸣。

电连接难以满足小尺寸高性能芯片所需的带宽和功率效率要求。光器件在解决这一挑战方面潜力巨大，但完全专用的光子层在工艺优化上仍面临挑战。调整信号速率、并行性水平和跨域流控制等，将需要开发智能“桥梁”连接两种技术。

目前，传感器堆叠中可添加大量连接功能，实现近乎完整的即插即用兼容性。例如，传感器可原生接口MIPI标准协议，有助于降低高级驾驶辅助系统的成本和采用门槛。将网络控制器和处理器移至芯片上也能打造超紧凑系统。

堆叠未来的商业优势

新技术同时带来成本节约、性能提升和全新功能的情况极为罕见。而堆叠设计的演进顺序——成本节约、新性能范围、再到更优系统和更显著的差异化——正是堆叠CMOS呈现给客户的方式。事实上，堆叠传感器的密度、结构和集成使其比单层芯片更难逆向工程，因为后者可以“一眼看透”。

展望未来，我们正开始将曾经仅存在于科学研究领域的方法和功能应用于客户的日常挑战。这是令人振奋的时代，而我们才刚刚起步。

转载自【Teledyne Imaging】

作者：Rafael Romay-Juárez，Teledyne Vision Solutions

*本文最初发表在Photonics spectra April 2024

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